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【FPGA每周一练】FPGA的HDL建模第一周

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问答对人有帮助，内容完整，我也想知道答案 0 【FPGA每周一练】FPGA的HDL建模第一练本次电子发烧友开云(中国)官方邀请@chenchu0910 ，来和大家一起练习FPGA的HDL建模。课程简介：这一版的开云(中国)官方笔记只适合入门者，因为这开云(中国)官方笔记按着由浅入深编辑的，只适合做入门引子。建议初学者者先从一些权威的参考书去了解“什么是Verlilog HDL 语言”，同时在跟着我们的开云(中国)官方笔记进行练习，以达到快速理解的目的。FPGA 宛一堆乐高积和Verilog HDL 是自己的手（工具），自己可以随心所愿的要怎么拆就怎么拆。课程分类：一、基础电路设计；二、典型常用电路设计；三、综合运用电路设计。首先，我们练习基础电路。因为大规模设计就是由像触发器、锁存器、多路选择器、解码器、编码器、饱和/非饱和计数器、FSM等常用基本电路组成。也就是说电路设计，你写到这要的单元就可以啦。在复杂的电路也是由他们构成。所以基础电路是根本，一点要练熟基础。本周课题： 1、设计一个全加器。 2、四选一的多路选择器。是不是觉得很简单，一蹴而就？答案下周三更新。（您可以随时在网上搜索,但不建议将与他人讨论） PS：每周我们将在回答的用户中由嘉宾抽取一位幸运用户进行积分奖励！ 9
2014-11-19 16:54:25　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 Elecfans管家相关推荐 • FPGA每周一练火热上线，带你一点一滴学习FPGA 7109 • 【FPGA每周一练】FPGA的HDL建模第三周 12406 • 【FPGA每周一练汇总帖】FPGA的HDL建模持续更新 9454 • 【FPGA每周一练】FPGA的HDL建模第二周 6522 • 关于Pads的每日一练，你有什么想问的吗？ 9664 • LabVIEW每日一练汇总贴（1.20更新）（已颁奖） 83571 • 每日一练 3754 • 每日一练无法回复，看不到答案 4229 • FPGA版块每周十问，更多礼品等你来拿！ 3213 • 基于FPGA的LED亮灭“伪随机”控制系统，有人会吗 2439 24个回答

答案对人有帮助，有参考价值 0 本帖最后由 jimmy154923 于 2014-12-6 15:18 编辑来个VHDL的4选1选择器复制代码 library ieee; use ieee.std_logic_1164.all; entity mux41 is port(s: in std_logic_vector (1 down to 0); a,b,c,d: in std_logic; y:out std_logic;) end entity; architecture one of mux41 is begin process(s) begin case s is when"00"=>y<=a; when"01"=>y<=b; when"10"=>y<=c; when"11"=>y<=d; when others=>null; end case; end process; end architecture one; 复制代码

2014-12-6 15:02:04 评论举报 Qt

答案对人有帮助，有参考价值 0 //四选一选择器 //四个输入 abcd 宽度为2的选择sl,输出out module mux( a,b,c,d,sl,out); input a,b,c,d; input[2:0] sl; output out; reg out; always @() begin case(sl) 2'b00: out = a; 2'b01: out = b; 2'b10: out = c; 2'b11: out = d; default: out = 1'bx; endcase end 复制代码* 第一次发这个，学了很久，但是学的很水，不知道怎么提高比较好

2014-12-12 16:59:07 评论举报陈建中

答案对人有帮助，有参考价值 0 //8位全加器 //采用的是数据流描述，改变位宽较简单 module add_8( a,b,sum,cin,cout); input[7:0] a,b; input cin; output[7:0] sum; output cout; assign {cout,sum} = a + b + cin; endmodule 复制代码

2014-12-12 16:59:27 评论举报陈建中

答案对人有帮助，有参考价值 0 有错误请各位指教一下

2014-12-12 16:59:50 评论举报陈建中

答案对人有帮助，有参考价值 0 顶起，，，，，，，，，，，，，，，，

2014-12-17 22:20:03 评论举报 tutu1583

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