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请问FPGA 中PLL时钟的问题

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问答对人有帮助，内容完整，我也想知道答案 0 请问，想通过FPGA的PLL倍频产生个500MHz的时钟来使用，以此时钟来做定时精密延迟，不知道PLL倍频倍数有什么要求，比如好像有的器件支持不到500MHz，有没有可推荐的器件呢补充内容 (2017-1-4 09:26): 或者有大神用过类似能到500MHz的FPGA推荐么 0
2017-1-3 17:04:23　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答 2013crazy 该类别下有 11 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答举报 Meng 相关推荐 • 请问FPGA PLL产生的时钟信号和AD9779A的数据时钟信号的相位关系？ 376 • 如何正确使用FPGA的时钟资源？ 2755 • 请问FPGA输出的PLL时钟有正负电平，上下抖动，这是怎么回事呢 6154 • 找不到documnet PLL如何在FPGA中工作？ 872 • FPGA中ChipScope时钟显示问题 7016 • 在7系列FPGA中，MMCM和PLL之间是否有专用的CMT路由？ 2459 • FPGA PLL输出的时钟信号电压是多少？各位大侠赐教啊！ 6661 • 请问DSP和FPGA的时钟信号如何产生？ 324 • 如何通过分频得到稳定时钟？ 2692 • 请问ddr3的输入时钟稳定度需要多少ppm? 5547 4个回答

答案对人有帮助，有参考价值 0 是不是支持，你要看一下手册吧。这个PLL就是把你的输入时钟加倍。根据你的输入的不同倍数也是不同的。

2017-1-3 21:36:38 评论举报 jinyi7016

答案对人有帮助，有参考价值 0 jinyi7016 发表于 2017-1-3 21:36 是不是支持，你要看一下手册吧。这个PLL就是把你的输入时钟加倍。根据你的输入的不同倍数也是不同的。需要参考芯片支持的最大频率了吧？我问一些店家的最高到400mhz也不稳定，想问有没有支持500mhz稳定工作的fpga

2017-1-4 15:19:54 评论举报 Meng

答案对人有帮助，有参考价值 0 mln 发表于 2017-1-4 15:19 需要参考芯片支持的最大频率了吧？我问一些店家的最高到400mhz也不稳定，想问有没有支持500mhz稳定工作的fpga xilinx 7系统的好像可以

2017-1-4 16:50:58 评论举报 jinyi7016

答案对人有帮助，有参考价值 0 同问路过，谢谢楼上

2017-1-20 16:36:13 评论举报 zhao

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