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Part1 锁相环的组成和工作原理
1.锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环(PLL)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。 2.锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC(t)。即uC(t)为： 式中的ωi为输入信号的瞬时振荡角频率，θi(t)和θO(t)分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 即 则，瞬时相位差θd为 对两边求微分，可得频差的关系式为 上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc(t)为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，uc(t)随时间而变。 因压控振荡器的压控特性如图8-4-3所示，该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压uc(t)的变化而变化。该特性的表达式为 上式说明当uc(t)随时间而变时，压控振荡器的振荡频率ωu也随时间而变，锁相环进入“频率牵引”，自动跟踪捕捉输入信号的频率，使锁相环进入锁定的状态，并保持ω0=ωi的状态不变。 |
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锁相环的应用
1.锁相环在调制和解调中的应用(1)调制和解调的概念 为了实现信息的远距离传输，在发信端通常采用调制的方法对信号进行调制，收信端接收到信号后必须进行解调才能恢复原信号。 所谓的调制就是用携带信息的输入信号ui来控制载波信号uC的参数，使载波信号的某一个参数随输入信号的变化而变化。载波信号的参数有幅度、频率和位相，所以，调制有调幅(AM)、调频(FM)和调相(PM)三种。 调幅波的特点是频率与载波信号的频率相等，幅度随输入信号幅度的变化而变化;调 频波的特点是幅度与载波信号的幅度相等，频率随输入信号幅度的变化而变化;调相波的特点是幅度与载波信号的幅度相等，相位随输入信号幅度的变化而变化。调 幅波和调频波的示意图如图8-4-4所示。 上图的(a)是输入信号，又称为调制信号;图(b)是载波信号，图(c)是调幅波和调频波信号。 解调是调制的逆过程，它可将调制波uO还原成原信号ui。 2.锁相环在调频和解调电路中的应用调频波的特点是频率随调制信号幅度的变化而变化。由8-4-6式可知，压控振荡 器的振荡频率取决于输入电压的幅度。当载波信号的频率与锁相环的固有振荡频率ω0相等时，压控振荡器输出信号的频率将保持ω0不变。若压控振荡器的输入信 号除了有锁相环低通滤波器输出的信号uc外，还有调制信号ui，则压控振荡器输出信号的频率就是以ω0为中心，随调制信号幅度的变化而变化的调频波信号。 由此可得调频电路可利用锁相环来组成，由锁相环组成的调频电路组成框图如图8-4-5所示。 根据锁相环的工作原理和调频波的特点可得解调电路组成框图如图8-4-6所示。 3.锁相环在频率合成电路中的应用 在现代电子技术中，为了得到高精度的振荡频率，通常采用石英晶体振荡器。但石英晶体振荡器的频率不容易改变，利用锁相环、倍频、分频等频率合成技术，可以获得多频率、高稳定的振荡信号输出。 输出信号频率比晶振信号频率大的称为锁相倍频器电路;输出信号频率比晶振信号频率小的称为锁相分频器电路。锁相倍频和锁相分频电路的组成框图如图8-4-7所示。 |
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Part2 全数字锁相环的设计
锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。 这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图1 数字锁相环基本结构图 鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差***e=***in-***out，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。 图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。 |
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脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。 图3 脉冲加减电路工作波形 除N计数器除N计数器对脉冲加减电路的输出IDOUT再进行N分频，得到整个环路的输出信号Fout。同时，因为fc=IDCLOCK/2N，因此通过改变分频值N可以得到不同的环路中心频率fc。 DPLL部件的设计实现了解了DPLL的工作原理，我们就可以据此对DPLL的各部件进行设计。DPLL的四个主要部件中，异或门鉴相器和除N计数器的设计比较简单：异或门鉴相器就是一个异或门；除N计数器则是一个简单的N分频器。下面主要介绍K变模可逆计数器和脉冲加减电路的设计实现。 K变模可逆计数器的设计实现 K变模可逆计数器模块中使用了一个可逆计数器Count，当鉴相器的输出信号dnup为低时，进行加法运算，达到预设模值则输出进位脉冲CARRY；为高时，进行减法运算，为零时，输出借位脉冲BORROW。Count的模值Ktop由输入信号Kmode预设，一般为2的整数幂，这里模值的变化范围是23-29。模值的大小决定了DPLL的跟踪步长，模值越大，跟踪步长越小，锁定时的相位误差越小，但捕获时间越长；模值越小，跟踪步长越大，锁定时的相位误差越大，但捕获时间越短。 K变模可逆计数器的VERILOG设计代码如下(其中作了部分注释，用斜体表示)： module KCounter(Kclock，reset，dnup，enable， Kmode，carry，borrow); input Kclock; /*系统时钟信号*/ input reset; /*全局复位信号*/ input dnup; /*鉴相器输出的加减控制信号*/ input enable; /*可逆计数器计数允许信号*/ input [2:0]Kmode; /*计数器模值设置信号*/ output carry; /*进位脉冲输出信号*/ output borrow; /*借位脉冲输出信号*/ reg [8:0]Count; /*可逆计数器*/ reg [8:0]Ktop; /*预设模值寄存器*/ /*根据计数器模值设置信号Kmode来设置预设模值寄存器的值*/ always @(Kmode) begin case(Kmode) 3'b001:Ktop<=7; 3'b010:Ktop<=15; 3'b011:Ktop<=31; 3'b100:Ktop<=63; 3'b101:Ktop<=127; 3'b110:Ktop<=255; 3'b111:Ktop<=511; default:Ktop<=15; endcase end /*根据鉴相器输出的加减控制信号dnup进行可逆计数器的加减运算*/ always @(posedge Kclock or posedge reset) begin if(reset) Count<=0; else if(enable) begin if(!dnup) begin if(Count==Ktop) Count<=0; else Count<=Count+1; end else begin if(Count==0) Count<=Ktop; else Count<=Count-1; end end end /*输出进位脉冲carry和借位脉冲borrow*/ assign carry=enable&(!dnup) &(Count==Ktop); assign borrow=enable&dnup& (Count==0); endmodule |
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脉冲加减电路的设计实现脉冲加减电路完成环路的频率和相位调整，可以称之为数控振荡器。当没有进位/借位脉冲信号时，它把外部参考时钟进行二分频；当有进位脉冲信号CARRY时，则在输出的二分频信号中插入半个脉冲，以提高输出信号的频率；当有借位脉冲信号BORROW时，则在输出的二分频信号中减去半个脉冲，以降低输出信号的频率。VERILOG设计代码如下： module IDCounter(IDclock，reset，inc，dec，IDout); input IDclock; /*系统时钟信号*/ input reset; /*全局复位信号*/ input inc; /*脉冲加入信号*/ input dec; /*脉冲扣除信号*/ output IDout; /*调整后的输出信号*/ wire Q1, Qn1, Q2, Qn2, Q3, Qn3; wire Q4, Qn4, Q5, Qn5, Q6, Qn6; wire Q7, Qn7, Q8, Qn8, Q9, Qn9; wire D7, D8; FFD FFD1(IDclock, reset, inc, Q1, Qn1); FFD FFD2(IDclock, reset, dec, Q2, Qn2); FFD FFD3(IDclock, reset, Q1, Q3, Qn3); FFD FFD4(IDclock, reset, Q2, Q4, Qn4); FFD FFD5(IDclock, reset, Q3, Q5,Qn5); FFD FFD6(IDclock, reset, Q4, Q6,Qn6); assign D7=((Q9 & Qn1 & Q3) | (Q9 & Q5 & Qn3)); assign D8=((Qn9 & Qn2 & Q4) | (Qn9 & Q6 & Qn4)); FFD FFD7(IDclock, reset, D7, Q7, Qn7 ); FFD FFD8(IDclock, reset, D8, Q8, Qn8); JK FFJK(IDclock, reset, Qn7, Qn8, Q9, Qn9); assign IDout = (!Idclock)|Q9; endmodule 其中，FFD为D触发器，JK为JK触发器。 当环路的四个主要部件全部设计完毕，我们就可以将他们连接成为一个完整的DPLL，进行仿真、综合、验证功能的正确性。 DPLL的FPGA实现本设计中的一阶DPLL使用XILINX公司的FOUNDATION4.1软件进行设计综合，采用XILINX的SPARTAN2系列的XC2S15 FPGA器件实现，并使用Modelsim5.5d软件进行了仿真。结果表明：本设计中DPLL时钟可达到120MHz，性能较高；而仅使用了87个LUT和26个触发器，占用资源很少。下面给出详细描述DPLL的工作过程。 (1) 当环路失锁时，异或门鉴相器比较输入信号(DATAIN)和输出信号(CLOCKOUT)之间的相位差异，并产生K变模可逆计数器的计数方向控制信号(DNUP)； |
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有关一阶DPLL的一些讨论
“波纹”(Ripple)消除 在DPLL工作过程中，环路锁定时，异或门鉴相器的输出DNUP是一个占空比50%的方波。因为在DPLL的基本结构中，K变模可逆计数器始终起作用。因此当环路锁定后，如果模数K取值较小，K变模可逆计数器会频繁地周期性输出进位脉冲信号CARRY和借位脉冲信号BORROW，从而在脉冲加减电路中产生周期性的脉冲加入和扣除动作，这样就在脉冲加减电路的输出信号IDOUT中产生了周期性的误差，称为“波纹”；如果模数K取值足够大——对于异或门鉴相器，K应大于M/4；对于边沿控制鉴相器，K应大于M/2，则这种“波纹”误差通过除N计数器后，可以减少到N个周期出现一次，也就是说K变模可逆计数器的进位脉冲信号CARRY和借位脉冲信号BORROW的周期是N个参考时钟周期。 为了消除“波纹”误差，可以为K变模可逆计数器产生一个计数允许信号ENABLE，环路失锁时，此信号有效，允许计数；环路锁定时，此信号无效，禁止计数，则不会产生周期性的进位和借位脉冲信号。 “波纹”消除电路消除“波纹”误差的同时，也减小了DPLL的锁定范围，环路的相位极限误差(异或门鉴相器为±90°；ECPD为±180°)减小为原来的1/(1+1/2K)，鉴相增益也减小到原来的1/2。 使用DPLL进行FSK解调一个带有边沿控制鉴相器ECPD的DPLL再加上一个D触发器，就可以构成一个FSK解调器，如图4所示。 图4 FSK解调 假设有一个输入信号Fin，它的频率在F1和F2之间变化，DPLL的中心频率为Fc，并且F1 |
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结语
本文介绍了一种一阶DPLL的设计方法，利用VERILOG语言配合XILINX的FPGA，为设计提供了极大的便利和性能保证。DPLL中可逆计数器模值可随意修改，来控制DPLL的跟踪补偿和锁定时间；同时，除N计数器的分频值也可随意改变，使DPLL可跟踪不同中心频率的输入信号，而这些只需在设计中修改几行代码即可完成。另外，设计好的DPLL模块还可作为可重用的IP核，应用于其他设计。 |
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只有小组成员才能发言，加入小组>>
4879个成员聚集在这个小组
加入小组17626.6标准中关于CDN的疑问？以及实际钳注入测试中是否需要对AE和EUT同时接CDN？
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