[问答]

FPGA 上电问题

1926 上电

问答对人有帮助，内容完整，我也想知道答案 1 `FPGA 上电配置时候IO口会有一个短暂的3.3V 10ms 的电平，导致我控制端出现问题，我想问下如何可以避免这个电平 ` 1 已退回30积分
2020-11-23 10:31:40　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答英雄孤寂该类别下有 11 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答举报我爱妖妖相关推荐 • Altera FPGA的上电顺序 7739 • FPGA程序上电不运行问题。 7970 • 基于7系列FPGA的电路板上电要求有哪些？ 1087 • fpga 上电问题 4591 • 如何控制FPGA各电源的上电顺序呢？ 3306 • FPGA上电瞬间IO管脚输出的高电平怎么消除呢？ 5239 • 求助：基于SRAM结构的FPGA上电瞬间电流大小如何去评估，上电瞬间的电流很大，比正常工作电流大很多，如何去评估？ 3380 • 详解FPGA上电加载时序 3168 • 现在的FPGA还严格要求上电时序吗？ 8601 • 请问CPLD/FPGA上电初始时IO口的状态是怎么样的呢？ 2985 1个回答

答案对人有帮助，有参考价值 0 这是非常基本的问题，我举例说明一下，我常用的是Xilinx的7系列FPGA，它有一个PUDC_B配置管脚，只需要将它进行上拉即可取消内部上拉，这样在程序加载过程IO就会是默认高阻态。原资料如下描述： PUDC_B Multi-function Input Pull-Up During Configuration (bar) PUDC_B input enables internal pull-up resistors on the SelectIO pins after power-up and during configuration (active Low). • When PUDC_B is Low, internal pull-up resistors are enabled on each SelectIO pin. • When PUDC_B is High, internal pull-up resistors are disabled on each SelectIO pin. PUDC_B must be tied either directly (or through a 1KΩ or less resistor) to VCCO_14 or GND. Do not allow this pin to float before and during configuration.

2020-11-23 14:09:23 评论举报李顺